• · 关于VREF管脚的连接问题11-27
• · MIG设计DDR2控制器请教11-27
• · arbiter什么原理11-27
• · 菜鸟求助关于带ocds的8051核11-27
• · 反标问题： encounter 导出的setload setres sdf spef spf 的用途和区别11-27
• · verilog行为级描述11-27
• · quartus 的Signal_Tap 的问题11-27
• · ip核中dds如何产生正余玄波形11-27
• · 奇怪的warning11-27
• · technology schematic 和RTL 仿真图中虚线代表什么11-27
• · altera三速以太网ip核约束问题11-27
• · DC lab guide 2007.03文档中的一个不解之处11-27
• · CIC数据截取时的直流增益问题11-27
• · cic抽取和插值11-27
• · 关于数字pwm和sigma_delta噪声整形11-27
• · 麻烦问一下 这个程序哪里错了11-27
• · 请问一个verilog 的case statement的非常奇怪的问题11-27
• · synplify中black_box 和 rename_module的设置11-27
• · 禁止DC对端口优化11-27
• · 求FPGA开发兼职---多年工作经验11-27
• · DC综合时 加 driving_cell的时候有这样的报错怎么解决？11-27
• · verilog使用流水线设计32位计数器11-27
• · fpga的管脚电平问题11-27
• · 一个组合逻辑always@(<signal>)语句的测试(已解决,结论4楼)11-27
• · 学习DC应该怎么更进一步呢？11-27