Quartus13+Modelsim仿真testbench应该怎么写呢？菜鸟已经吐血了

在Quartus中写了一个非常简单的分频器module testdiv(mclk, out)，编译OK，quartus生成testbench模板如下，在always块加入时钟产生语句，out=~out;如下

1. `timescale 1 ps/ 1 ps
   
2. module testdiv_vlg_tst();
   
3. // constants                                          
   
4. // general purpose registers
   
5. reg eachvec;
   
6. // test vector input registers
   
7. reg mclk;
   
8. // wires                                               
   
9. wire out;
   
10. 
    
11. // assign statements (if any)                          
    
12. testdiv i1 (
    
13. // port map - connection between master ports and signals/registers   
    
14.         .mclk(mclk),
    
15.         .out(out)
    
16. );
    
17. initial                                                
    
18. begin                                                  
    
19. // code that executes only once                        
    
20. // insert code here --> begin                          
    
21.                                                       
    
22. // --> end                                             
    
23. $display("Running testbench");                       
    
24. end                                                   
    
25. always                                                
    
26. // optional sensitivity list                           
    
27. // @(event1 or event2 or .... eventn)                  
    
28. begin                                                  
    
29. // code executes for every event on sensitivity list   
    
30. // insert code here --> begin                          
    
31. # 10 mclk=~mclk   ;                                                   
    
32. @eachvec;                                             
    
33. // --> end                                             
    
34. end                                                   
    
35. endmodule
    
36. 
    

复制代码

然后添加testbench,点击RTL Simulation调用Modlesim仿真，结果不出来波形啊，如下图：

才接触Modlesim，折腾好久了，真心不知道该怎么搞了，求大大们拯救啊
我是菜鸟

在initial块里添加了mclk的初始化语句，mclk=0，然后mclk可以显示波形了，但是输出仍然没有波形，该怎么办，大大们，求解救

大大们不给力啊，问题原因找到了，reg没有初始化，所有的reg都要在initial里面初始化，不然modlesim就划定为未知状态而没有波形，代码不严谨啊，花一天买了一个教训