FPGA,CPLD和ASIC
- · 两块FPGA共同工作时的“共地”问题11-27
- · 后仿真看内部信号问题11-27
- · 给兄弟们发些电子制作,diy,fpga等的资源!巨好哦。(再续)11-27
- · mig仿真11-27
- · set_clock_uncertainty使用11-27
- · MIG读延迟11-27
- · 分数分频11-27
- · modelsim6.5d中的inout端口问题11-27
- · 关于verilog的inout口的仿真问题11-27
- · 麻烦看一下问题出现在哪里 仿真不出正确的波形11-27
- · 看资料,ADS仿VCO的用的都是三极管,且都是一个管子,看论文有很多mos管呀11-27
- · DC中为什么关键路径的slack为正还会有violation?11-27
- · 安装synopsys出现问题了,求高手帮忙!11-27
- · 关于auroraIP核问题11-27
- · Aurora使用时头文件的问题11-27
- · 上拉的信号如何仿真?11-27
- · 请教大虾们这样的时序约束如何添加11-27
- · FPGA 开发 感受和疑问11-27
- · 请教verilog中TASK可以不带输入输出吗11-27
- · spartan-3E最大时钟频率11-27
- · 刚刚开始用task,请指教有没有错误(已经解决,设全局变量)11-27
- · xilinx vertex6 rocketio(gtx)设置为displayport 配置外包。11-27
- · 关于一段实例引用的代码错误问题11-27
- · xilinx CORDIC 取对数11-27
- · 怎么消除CORDIC算法里的K畸变因子啊11-27
栏目分类
最新文章
