spartan-3E最大时钟频率

之前用过xilinx系列FPGA的Xc3s500e，理论上可达到200M，实际中只有100MHz左右，现在设计新的板子，需要150M的时钟，问问大家能否通过优化程序而达到要求，或者有什么别的办法

其实能上多大频率要看你代码风格是不是好。简单说就是pipeline能否精确到single clock对齐。如果做的好，cyclone3级别的芯片也可以跑到400M。

同样是设计师，差距怎么怎么大呢，我等只能做到200MHz菜鸟，情何以堪?

   你用的是什么芯片，能到200M?

   那如果所有进程都是在同一始终的某个沿（如上升沿）触发，那是不是精确到单个时钟?

  这个什么芯片关系不是很大，0.35us以后工艺的FPGA芯片都可以达到200MHz。

  这个什么芯片关系不是很大，0.35us以后工艺的FPGA芯片都可以达到200MHz。

  这个什么芯片关系不是很大，0.35us以后工艺的FPGA芯片都可以达到200MHz。

   
  这个什么芯片关系不是很大，0.35us以后工艺的FPGA芯片都可以达到200MHz。

   0.35um?这是什么概念，现在不都是几十nm级了吗

受教了

过了这么久，一些问题还是没解决