• · if……else内部的执行顺序11-27
• · 急急急急！core generator问题！11-27
• · 请教关于dds发送特定周期数正弦波的代码11-27
• · 关于XILINK开发中在线调试的问题11-27
• · vhdlcom编译库时如何调用已经编好的库？11-27
• · 小弟请大婶们给分析一下这个verilog-A的程序吧，仿真用～～11-27
• · xilinx 区域约束11-27
• · 求大神破解ETS1311-27
• · 谁有 DW8051 IP 产生程序？11-27
• · Verilog中有没有直接截位的函数啊11-27
• · 仿真时为什么pwm1和pwm3没有输出呢，请前辈们指教啊！11-27
• · 特权同学再出新品，FPGA视频图像处理套件11-27
• · 有两段锁相的程序实在看不懂，向前辈们请教一下，很着急啊11-27
• · 数字设计的，有SOC系统经验更佳。11-27
• · 在线等啊···着急啊着急11-27
• · Vivado HSL的使用问题11-27
• · 带有UPF的DC，过程中的level shifter 插入问题11-27
• · level shifter在顶层插不上是什么原因11-27
• · 我对IC设计流程的一些理解（模拟IC部分）11-27
• · jium007 朋友11-27
• · （原创）EditPlus 可以为Verilog，VHDL语法着色了！11-27
• · 求助！ ISE 调用网表，translate 报错11-27
• · 关于FPGA延时的问题11-27
• · 保持时间为负怎么处理？11-27
• · task任务触发沿问题11-27