关于FPGA延时的问题

这个比较困难了，估计FPGA做不到，不过不妨用FPGA内部自带的DLL模块尝试一下。为什么这样做?不妨讲讲，应该有其它的方法可以解决问题。

2# chenzhao.ee
具体是这样的。我有一个数据数据采样时钟是5M，当数据发生后启动一个enable信号。利用这个enable信号去启动一个1.5M的信号发生器。但是这个信号在延时两个周期（1.5M）才能产生，所以我就想把这个数据给延时两个周期（1.5M）的。就是这样的。谢谢你啊。还得再麻烦你啦。各位同仁们。还有什么方法。

输入晶体用其15M的时时钟.

另外你的5M与1.5M是同湖时钟吗?不同源的问题会更多.

呵呵，还是没搞明白是怎么回事。enable信号是那个时钟域的，5M还是1.5M?5M的数据采样时钟和1.5M的信号发生时钟是什么关系?是用5M的时钟采样1.5M信号发生器产生的信号吗?

没搞懂小编的意思，不过不太好处理

用PLL产生一个15M的时钟触发，数据经过20个触发器后，即产生延时1.5M的2周期延时。

小编要说清楚啊, 是异步处理还是干什么用的.  做延时什么目的.

把5M信号展宽，作异步时钟域处理，然后同步到1.5M时钟域，再延时2个周期

I can not understand your question

5M到1.5M数据不做其他处理么?
进得快出得慢，不丢数据?

呵呵 ，谢谢大家啦。

顶小编，很好的东西。