微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > modelsim6.5d中的inout端口问题

modelsim6.5d中的inout端口问题

时间:10-02 整理:3721RD 点击:
在modelsim6.5d中,写的testbench竟然不能识别双向端口,而在6.0中没有遇到这个问题,请问大家遇到过这个问题没有?
谢谢大家了。

能说说具体怎么不能识别么?


感觉一直是处于输入状态的,你遇到过吗?

能把错误的代码或仿真图截一个看看吗?

我用过啊,能识别的。仔细查下,是不是你的总线死锁了,还是什么使能没打开。


OK,好的,我今天尝试一下,昨天没有办法了,只好用的modelsim6.0,



   好的,我今天先尝试一下,如果不行,就把代码贴出来

双向inout,定义为wire型
做输入时用force  fd=...
输入完毕后,需要release fd;
作输出,直接输出。
以前遇到过是这样解决的,希望能帮到LZ



    OK,好的,谢谢你了,呵呵

能帮上忙就好,呵呵

没有接触到仿真时候的inout,不过今天项目里面的CEC_in和CEC_out信号最后搞成一根线输出,还是没搞懂,赶着下班啊,好,周一回去的时候,搞定那个问题~

用三态门做输出和输入,这样就不会时序错乱!实在不行就线与!



    呵呵,inout按说很简单的,就是REG和wire



    是的,INOUT必须要采用三态门结构,可以讲一下线与怎么做吗?



    定义端口为wand 假如你只想仿真的话,你可以看一下wand真值表··它就不存在x态,不过和真实环境就有差距!



    OK,thank you

谢谢大神们,以后有不懂的,就该来这多问问

最近也遇到这个inout在写testbench问题了,学习了

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top