麻烦看一下问题出现在哪里 仿真不出正确的波形

module fp_verilog248(div2, div4, div8, clk);
output div2,div4,div8;
input clk;
reg div2, div4, div8;
reg [2:0] cnt;
always @(posedge clk)
begin

  cnt <= cnt + 1;

  div2 <= cnt[0];

  div4 <= cnt[1];

  div8 <= cnt[2];

end
endmodule

测试文件：

`timescale 1ns/1ns
module fp_verilog248_vlg_tst();
// constants                                          
// general purpose reg
// test vector input registers
reg clk;
// wires                                               
wire div2;
wire div4;
wire div8;
// assign statements (if any)                          
fp_verilog248 i1 (
// port map - connection between master ports and signals/registers   
.clk(clk),
.div2(div2),
.div4(div4),
.div8(div8)
);
initial                                                
begin                                                  
clk = 0;
forever #10 clk = ~clk;

end                                                   

endmodule

div总是高阻。

你的测试文件里面对于cnt没有初始化。

reg[2:0] cnt改成 reg[2:0] cnt=0;

cnt没有初始化， 仿真有问题