MIG读延迟
时间：10-02
整理：3721RD
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请教一个问题，利用MIG生成的DDR控制器接口读数据延迟和官方文档给出的结果相差很大，不知是什么原因?
官方给出读延迟大约在19个时钟周期左右，仿真测试结果大约有100个时钟延迟。谢谢各位大牛。
官方给出读延迟大约在19个时钟周期左右，仿真测试结果大约有100个时钟延迟。谢谢各位大牛。
是不是refresh期间，打断了读写操作了
学习了。
不知道啊，刷新操作是MIG主动完成的，用户不需要干预的啊。而且就算又刷新操作的硬性，也不至于影响这么大啊，令人难以接受，头大啊
如果遇到刷新，那么等待的时间还是挺长的。要Precharge Refresh activate。