FPGA,CPLD和ASIC
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- · 工作方向请教:FPGA原型验证11-27
- · Verilog 里reg型变量出现multiple driver,修改后代码不工作11-27
- · 把sdram(ddr) controller挂在qsys系统外或内有什么区别吗11-27
- · xilinx mig核的mask怎么用,哪位可以帮帮忙实在不懂11-27
- · 求教,在DC综合后的网表文件怎么导入到PT中进行时序分析11-27
- · 请教,从spec 到 RTL design11-27
- · 某一时钟clk和它的二分频clk_div2之间怎么互相切换11-27
- · 求助quartus gate_level_sim11-27
- · TimeQuest无错,时序仿真出现hold错误,如何解决11-27
- · 刚学VCS 看了一些它的ucli的文档,想问问需要学学TCL语言吗11-27
- · V7 PCIE DMA求助11-27
- · PCIE设备的加载时间问题11-27
- · modelsim中调用ISE的ipcore出错11-27
- · ISE 14.6 自带CAN IP 疑问11-27
- · FPGA时钟输出问题11-27
- · ISE在使用时出现了一个奇怪的问题。11-27
- · rom的IP核11-27
- · schematic save error11-27
- · 关于QSYS中NIOSII里的Reset和Exception Vector无法使用mem的问题11-27
- · 请问如何使用synplify pro查看时序违例的路径11-27
- · xilinx NGCBuild NGDBuild中的-p参数11-27
- · VCS报错:syntax error:token is “module”11-27
- · Select IO IP核仿真问题11-27
- · 对于primetime支持的器件(譬如xilinx v5),如何开展静态时序分析11-27
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