FPGA,CPLD和ASIC
- · Verilog testbench中将一个initial begin end块写到一个独立的.v文件时的问题11-27
- · 请教有关debussy混合仿真的问题11-27
- · 关于非阻塞赋值和begin end块的问题11-27
- · 以太网MII接口调试问题!11-27
- · 求大神帮忙看看代码,好人一生平安,谢谢!11-27
- · 关于系统写命令的疑问($fwrite, $fdisplay)11-27
- · Vivado2015.4中如何在Verilog设计中加入edf模块11-27
- · 感谢伟大的EETOP11-27
- · 请问verilog中的“#”和systemverilog中的“##”区别是啥?11-27
- · FPGA通用IO输出一般是3.3V,我想换成2.5V,影响大么11-27
- · PCIe DMA方式传输数据11-27
- · 以m序列产生随机序列后的QPSK调制问题11-27
- · 例化module时端口的类型11-27
- · Verilog testbench从文件读入数据出错的问题11-27
- · 关于verilog testbench中将多个结果写到txt文件会覆盖的问题11-27
- · 关于FPGA设计仿真和硬件实测不一致问题的讨论11-27
- · chipscope连不上11-27
- · 求助,如何vhdl实现2输入2输出的ram11-27
- · 关于verilog中gerenate for的疑问11-27
- · 怎么将TXT文件存到ram里?11-27
- · verilog中generate的疑问11-27
- · 用Verilog设计一个梳状滤波器11-27
- · Failed to access library 'work' at "work".11-27
- · 新人问题求帮助11-27
- · ise,quartus的 时序报告11-27
栏目分类
最新文章
