请问verilog中的“#”和systemverilog中的“##”区别是啥？

请问verilog中的“#”和systemverilog中的“##”区别是啥?
大概都是用来表示延迟的。请问具体区别是啥?"##"的地方可以用“#”代替吗?
刚开始看systemverilog...求助~

#表示的时间的单位的延时，以你`timescale指定的为最小单位
##是systemverilog assertion里面的语法，表示的是时钟周期的延时，他的最小单位为一个clock周期。
不知道这样你能明白吗?

    恩，谢谢你，的确是这样的~刚开始看assert语句。谢谢哈！

# ->delay多少時間
## -> delay多少cycle

不错。

明白了，谢谢！