• · PLL噪声合成11-27
• · ise综合后，LUT中的输入顺序和真值表有问题，请各位帮忙看一下！11-27
• · 关于可重构FPGA开发板11-27
• · 基于FPGA的SATA主机控制器实现11-27
• · 请教FPGA上用Verilog编写的RS232串口收发模块问题11-27
• · RS232串口发送数据的实际速率11-27
• · 有没有人做过异步电路设计11-27
• · 有关xilinx的SDK开发的问题11-27
• · altera 三速以太网11-27
• · DC综合VHDL，使用的是自己定制的package 模型，如何编译？11-27
• · 关于使用寄存器解决亚稳态的疑惑11-27
• · 有人用过ise里的Ethernet MAC核吗？11-27
• · 求Xilinx高速串行接口（Serdes）的学习方法和案例11-27
• · 关于FPGA在PIO模式下实现PCIE接口11-27
• · ise 13.2 program error问题11-27
• · PSoC在FPGA中集成了ARM硬核，但怎么感觉还是各玩各的11-27
• · hspice不生成.sw文件11-27
• · bmm文件(用data2mem更新core generator生成的memory)11-27
• · 关于modelsim仿真问题11-27
• · ISE FIFO核使用时full和empty同时为111-27
• · hspice 不能生成 ‘.sw' 文件11-27
• · 求助:dc中的 library compiler怎么创建.db文件11-27
• · IP核设计的时钟占空比输出为啥不是1:1？11-27
• · 看看下面的程序哪里的语法错误11-27
• · FPGA刚刚入门，以后如何提高11-27