DC综合VHDL，使用的是自己定制的package 模型，如何编译？

设计没有使用IEEE的package，而是自己定制的类似于IEEE—STD-1364的VHDL包：（IEEE—CUSTOM包）。
编译设计的VHDL时，不能link到IEEE—CUSTOM包：
比如数据类型：STD—LOGIC，已经在IEEE—CUSTOM包定义，但是DC还是无法理解STD—LOGIC。

如何不调用DC默认的IEEE1364的包，而是调用自己的package包?

请问小编问题解决了吗?