Verilog testbench中将一个initial begin end块写到一个独立的.v文件时的问题

大家好！在别人的代码（确认运行无误）看到top模块中的一个initial begin…end块单独放到了另一个.v文件中，然后在这个top文件中把该.v文件中include进去了。由于我的需求，也想把代码写成这种格式，如下：
但是，我的模块运行时报错：
sim.v(1): near "initial": syntax error, unexpected initial, expecting class
请问会是哪儿出错了呢?还望大神们指点一二。

   请把include放到module里面，不要放在第一行。

没有放到第一行，放在了需要放initial begin end的地方。对了，我用的是questasim10.1b，用modelsim试了一下也是这个问题。

   提示的是语法问题，你好好看看吧。

你把initial的那段代码直接贴到top里，会报错吗

   不会报错，我是整体的代码验证无误后截取出来单独放的。   而且写到两个文件的这种做法ISE仿真器是能通过的，运行无误，和放在一起的效果一样。
   就是modelsim和questasim中这样的写法会报错。

这种写法ISE仿真器是能通过的，运行无误，和两段代码放同一个.v文件的效果一样。
就是modelsim和questasim中这样的写法会报错。