Verilog 里reg型变量出现multiple driver，修改后代码不工作

Xilinx 的xc7k325tffg900-2芯片，用vivado2015.3生成.bit过程中有个multiple driver的warning，但生成的.bit下载到FPGA中可以正常工作。 在代码里发现确实有两个reg型变量在一个always块里reset，然后赋值和使用，这两个信号在另一个always里只在reset时进行了赋值。于是把后边这个always里对这两个reg信号reset的语句删掉，再次生成.bit发现不工作，哪位大神可以帮忙解释一下可能是什么原因?谢谢
代码如下：
第一个always块
always @(posedge clk)
begin
  if (rst)
  begin
    user_interrupt_state       <= 'b0;
    user_interrupt                <= 'b0;
    last_user_interrupt         <= 'b0;
    user_interrupt_counter   <= 'b0;
  end
  else
  begin
    // user interrupt
    if (！user_interrupt_busy)
    begin
      last_user_interrupt <= framedone;
    end
    if (user_interrupt_state) // interrupt
    begin
      if (user_interrupt_counter == user_interrupt_pulsewidth)
      begin
        user_interrupt_state     <= 'b0;
        user_interrupt              <= 'b0;
        user_interrupt_counter <= 'b0;
      end
      else
      begin
        user_interrupt_state     <= 1'b1;
        user_interrupt              <= 1'b1;
        user_interrupt_counter <= user_interrupt_counter + 1;
      end
    end
    else    // idle
    begin
      if (！last_user_interrupt && ！user_interrupt_busy && (framebuffer0_ready || framebuffer1_ready || framedone))
      begin
        user_interrupt_state    <= 1'b1;
        user_interrupt             <= 1'b1;
        user_interrupt_counter <= user_interrupt_counter + 1;
      end
      else
      begin
        user_interrupt_state     <= 'b0;
        user_interrupt              <= 'b0;
        user_interrupt_counter <= 'b0;
      end
    end
  end
end
第二个always里对last_user_interrupt和user_interrupt_counter这两个信号进行了reset,但没有作其他任何赋值或使用
always @(posedge clk)
begin
  if (rst)
  begin
    last_user_interrupt        <= 'b0;
    user_interrupt_counter  <= 'b0;
    ... ...
  end
  else
  begin
    ... ...
  end
end
  
这样做出来的.bit下到板子上是工作的，我们把第二个always块里的两句重复赋值语句删掉再生成.bit下到板子上反而不工作了。
两个版本的verilog代码用200Mhz的频率做时序约束时timing报告基本一样的，系统时钟大约是-0.3左右的slack，改用100Mhz做时序约束全部满足时序要求的，但改过之后的代码还是不工作。

修改完之後, 還要 simulation.

如果是用ISE的话，可以用FPGA EDITER看一下，两次编译后，这个两个寄存器的输入逻辑有什么区别。