求助quartus gate_level_sim
时间：10-02
整理：3721RD
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我遇到与http://bbs.eetop.cn/thread-352530-1-1.html类似的问题，从quartus里直接调用modelsim做gate level sim，用timequest做的STA，slow mode没有问题，fast mode 时modelsim报错，但输出没有出现不定态。
Error: C:/altera/12.0/modelsim_ae/win32aloem/../altera/verilog/src/cycloneii_atoms.v(5351): $hold( posedge clk &&& nosloadsclr:1714304475 ps, datain:1714304584 ps, 152 ps );
Time: 1714304584 ps Iteration: 0 Instance: /decode_vlg_tst/i1/\u_chk|r_tx_cnt[3]
用timequest检查没有发现任何关于r_tx_cnt[3]的violation。
另外下载到板子中实际情况和fast mode 一样。
请教各位大侠此情况应该如何处理?
Error: C:/altera/12.0/modelsim_ae/win32aloem/../altera/verilog/src/cycloneii_atoms.v(5351): $hold( posedge clk &&& nosloadsclr:1714304475 ps, datain:1714304584 ps, 152 ps );
Time: 1714304584 ps Iteration: 0 Instance: /decode_vlg_tst/i1/\u_chk|r_tx_cnt[3]
用timequest检查没有发现任何关于r_tx_cnt[3]的violation。
另外下载到板子中实际情况和fast mode 一样。
请教各位大侠此情况应该如何处理?
门级仿真是要加入延时信息的，出现不定态，只能说明你setup/hold有问题，需要调整timing constraints，或者可以调整一下时钟信号和输入信号的相位关系
这个调整你的时序约束或者你的逻辑代码
我来试试看，谢谢ls
谢谢LS，茫然时有一个人指点一下，感激！
通过 加大时钟周期可以 避免错误，看来就是时序的问题
我也遇到了这个问题，正在解决中，他对仿真有影响吗?