• · xilinx fifo IP核 的empty信号不对11-26
• · FPGA学习小结（一）11-26
• · Cyclone IV GX如何实现高速差分信号收发？11-26
• · Debussy怎么看wire数组？11-26
• · 请教这个程序主要是实现什么功能的啊11-26
• · 请教一下关于xilinx fir compiler中差分输出的问题11-26
• · DC 安装很顺利，但运行不了，请教大家！11-26
• · 如何查看乘法器的综合结果11-26
• · 请问从下面这个FPGA的综合结果，能够知道这个模块的一些什么信息？谢谢11-26
• · xilinx 设计中使用ip核的综合问题11-26
• · EDK的GPIO_IO用法11-26
• · 如何让Differential LVPECL和3.3v LVCOM电压标准在同一个bank共存？11-26
• · 关于FPGA的打两拍防止复位问题？11-26
• · 用FPGA实现浮点算法11-26
• · xilinx ip11-26
• · 求ALTERA FPGA IP11-26
• · 前端设计和后端设计各指什么呢？11-26
• · 求xilinx edk 7.1i的下载地址！11-26
• · LX9 MicroBoard能否与MatLab/Simulink进行Co-Sim？11-26
• · 求助！ISE编译仿真库总是出错！11-26
• · FPGA综合时的错误11-26
• · FPGA LVDS传输的问题11-26
• · 深圳有读集成电路工程硕士的没有？11-26
• · Verilog中case语句嵌套出现的问题11-26
• · 请教DCM和PLL11-26