xilinx 设计中使用ip核的综合问题

时间：10-02 整理：3721RD 点击：

各位,设计中使用了ip核(配置了dsp48e),在综合时报错:Unsupported programming for DSP48E. The DSP48E
官网上说,要改环境变量:To work around this issue, set the environment variable "XIL_MAP_NO_DSP48E_AUTOREG" to "1".
但是我改了之后还是无法综合,请哪位大侠赐教,如何正确综合?

上一篇：EDK的GPIO_IO用法
下一篇：请问从下面这个FPGA的综合结果，能够知道这个模块的一些什么信息？谢谢

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器

栏目分类