• · verilog求助 H0 GH0代表什么意思啊 还有为什么两张图y为1时输入不一样11-26
• · xilinx ISE与modelsim联合仿真的问题请教11-26
• · MODELSIM学习方法11-26
• · HSPICE仿真出现问题，求教啊11-26
• · 请问这段1602LCD的显示程序无法显示的原因(VERILOG)11-26
• · DC报如下错误“no model found on design"是什么原因？11-26
• · synplify轉出quartus 6.0不認得的tri-state pad11-26
• · 如何解决DC综合时有关时钟的warning11-26
• · 麻烦各位帮看下顶层VHDL程序哪错了，本人初学者11-26
• · 有符号数据计算问题求教11-26
• · 请教spartan xc3s400 电源的功率选择问题11-26
• · 求助，verilog与debussy问题~~~11-26
• · quartus 原理图如何转成.v文件。11-26
• · 关于PROM的使用11-26
• · 关于双口RAM缓存数据的问题11-26
• · 求助选取总线的问题11-26
• · bottom-up综合后做LEC应该注意什么11-26
• · xilinx开发板开发以太网问题11-26
• · 关于CADENCE后仿真的一点问题11-26
• · 请问利用MUX选通时钟信号应该怎么做呢？11-26
• · 请教时钟拉长11-26
• · 关于FPGA（逻辑或算法）求职11-26
• · 垮时钟域时序约束11-26
• · FPGA的参考电压那几个管教是干什么的呢？11-26
• · 在还没有布线的情况下，synplify如何得到线路的延时，从而来满足时序？11-26