求助，verilog与debussy问题~~~

out mem_wr;
reg wr;
assign #9 mem_wr = wr;
这个是testbench里面的一段描述，wr有专门的逻辑去产生，
然后我用vcs仿真了下，调用debussy查看波形，wr是由波形的，
但是mem_wr却一直都是x，不知道为什么，
光就这句话assign #9 mem_wr = wr;，既然wr是有波形的，那么mem_wr也应该有才对啊，想不明白~
求达人指点下
原来是项目经理没把最新的代码上传，导致我这边出错了，唉~
问题大概是多驱动的问题吧~代码没有及时上传~

  是不是dump 波形没写对? 或是仿真器参数没设定好。
initial begin
        $fsdbDumpfile("xxx.fsdb");
        $fsdbDumpvars(0,your_top_testbench_name);
end

    这个是对的，刚才检查了，因为这个仿真模块我在一个项目中验证过了，是可以用的，仿真也是OK的，
但是我现在转移到另外一个项目中来了，所以就出了点这个问题，暂时还不知道什么原因。

问题解决了么，如解决给写出来吧。同求