quartus 原理图如何转成.v文件。

，转换.v文件，出现下面的问题：Error: Can't elaborate top-level user hierarchy
Error: Illegal wire or bus name "in_data[7:0]" of type pin
Error: Illegal wire or bus name "out_data[7:0]" of type pin
Error: Illegal wire or bus name "usedw[5:0]" of type pin 。不知道怎么回事。

这三个总线接口的线你最好拉出来，也许这里原理图上还是单线，并没有变成总线。

我觉得是软件没有识别pin是8位，而连接的模块那个管口是8位，照着你说的方法试了，不行。

难道要写7个输入引脚in_data[0],in_data[1],...in_data[7],然后再并到总线上吗。

拜托  你的中括号里面写错了，是[5..0]   。不是[5：0]。请你看清楚了。

原来是这样呢。我以为跟编程的一样，多谢了。