关于CADENCE后仿真的一点问题

时间：10-02 整理：3721RD 点击：

我的实验过程如下：
首先用design compiler对verilog语言综合，生成网表文件，再利用silicon ensemble进行布局布线，这样生成的.DEF文件导入cadence中生成版图。
这样的做的话，并没有画出电路的原理图，没办法做LVS，所以不知道怎么进行后仿真。
不知道我这样的实验步骤有没有问题，请高人指点一下该怎么样才能进行后仿真，谢谢

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