在还没有布线的情况下，synplify如何得到线路的延时，从而来满足时序？

synplify综合是把RTL级描述成了门级电路，并且synplify的综合是要满足时序要求。而在没有布局布线的情况下，synplify又是如何获得线路的延时，进而来满足时序要求?
本人对时序分析在FPGA开发步骤中的定位理解得不是很透彻，求大家帮忙解答。

没人回答啊，还是我自己来解答自己的问题吧。查了一些资料，明白了一些。
首先在FPGA中造成延时的主要是门电路而不是连线，连线的延时比较小，有些综合软件就不考虑连线延时。而Synplify等一些综合软件在综合的过程中都将连线延时考虑进去了。而那种计算存在一定的误差，所以我们有必要在布局布线后再用modelsim进行仿真。

LS说的有误，FPGA中绝大部分延时是线延时（可达80%~90%），因为FPGA中的连线不是真正的导线，而是包含了很多MUX......
Synplify如果不用Physical Synthesis的话，连线应该还是用Wire Load Model预估

不需要关心Synplify的报告,Synplify综合的时候甚至不需要约束时钟,只在布局布线的时候做时钟约束就可以了,Synplify的报告是糊弄人的,看了也是白看
我们在做项目的时候,如果哦那个Altera的器件,根本不用Synplify那玩意,Bug超多

没人回答啊，还是我自己来解答自己的问题吧。查了一些资料，明白了一些。
首先在FPGA中造成延时的主要是门电路而不是连线，连线的延时比较小，有些综合软件就不考虑连线延时。而Synplify等一些综合软件在综合的过程中都将连线延时考虑进去了。而那种计算存在一定的误差，所以我们有必要在布局布线后再用modelsim进行仿真。
-- 规模稍微大一些的FPGA,线延迟占的比例都会很大,而且FPGA不需要做后仿真(ASIC的后仿真也是只跑一两条基本的用例),只要看STA报告就可以了

谢谢指出错误，的确线路延时占了很大比重。

的确线延迟占的比例都很大，谢谢指正。