FPGA,CPLD和ASIC
- · Phase 4 : 39125 unrouted; (Setup:477262, Hold:0, Component ..) 意思11-26
- · 能不能说下您使用fpga/cpld的经验11-26
- · 写testbench时initial里明明赋值了,rtl仿真出来仍然是不定值?11-26
- · 关于输入输出端口该怎么描述 ?11-26
- · 求教VCS使用11-26
- · verilog 请问如何描述组合电路mux? 试了输出必须定义成reg才行11-26
- · MegaWizard could not create the java virtual machine ERROR11-26
- · XILINX ISE 可支持 NIOS II 吗?11-26
- · ise 13.4 运行 planahead 屏幕一闪就退出,请问啥原因?11-26
- · 一个2选一MUX,当sel为“X”时,输出什么?11-26
- · 请问是用ise做综合好还是用DC作综合好,现在那种用的比较多11-26
- · 幸福的烦恼11-26
- · 大家来帮忙看看呢,modlesim仿真xilinxIP核出现这个问题11-26
- · 在DC综合 调用DW流水线乘法器时 出现的问题11-26
- · 菜鸟问个基础的问题,modelsim中如何显示$monitor的信息11-26
- · 请教modelsim中如何进行正弦波仿真?!11-26
- · ise map global placement 失败,是否需要手工放置?11-26
- · HDL如何描述(写原语)才能使spartan6 单块LUT配置成双16bit呢?11-26
- · ISE 综合能过,implement design 死机11-26
- · 请教FPGA综合最高时钟问题!11-26
- · 请问图中的两个时钟间要设置set_false_path吗?11-26
- · 学数字IC-论文难发啊11-26
- · 如何设计这样一个串并变换的模块,有特殊要求11-26
- · 卫星导航-我们必须发展北斗11-26
- · 坚决抵制synopsys到处收购的垄断做法,希望有更多的eda公司出现11-26
栏目分类
最新文章
