能不能说下您使用fpga/cpld的经验
时间：10-02
整理：3721RD
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学习fpga cpld，发现课本讲的不太大，实际使用经验很重要。
我先发下我的收货：
1.经过多次挫折（同一个register不能在不同的always块中赋值，用imperative的方式写describe程序）后，对每个always块都写成这样的形式：
always@(posedge clk,condtion1,condition2,condition2...)
begin
if(condition1)...
if(condition2)...
if(condition3)...
end
2.Quartus 的verilog不支持fork...join
3.#number 只在simulation中有用，在综合里没用
我先发下我的收货：
1.经过多次挫折（同一个register不能在不同的always块中赋值，用imperative的方式写describe程序）后，对每个always块都写成这样的形式：
always@(posedge clk,condtion1,condition2,condition2...)
begin
if(condition1)...
if(condition2)...
if(condition3)...
end
2.Quartus 的verilog不支持fork...join
3.#number 只在simulation中有用，在综合里没用
我目前的问题是在modelsim仿真中卡主了，RTL与gatelevel仿真结果不一样