请教FPGA综合最高时钟问题！

最近在测试一个高速的ADC，用FPGA的内部PLL倍频输出时钟，然后对输出的数据进行采样，使用sigaltabII 对输出的数据进行分析。在FPGA综合的时序分析中看到，最高时钟频率为260Mhz左右。请教下在FPGA综合出的时钟最高频率和实际使用的时钟频率要留多大余量比较合适，我如果用该设计对250MHz的ADC进行测试会不会由于时序问题而影响ADC测量精度呢?

Altera的STA是跑3个Corner+OCV的，实际室温可工作频率比Slow 0度要高一些。
你最慢的库报260M+的话，实际可以跑300M左右。
当然这只是针对单个片子短期跑跑，假如你需要量产/高温/长期跑，那还是以那3个Corner为准。