一个2选一MUX，当sel为“X”时，输出什么？

取决于你的MUX用verilog是怎么描述的。

代码仿真是估计会出来不定态，实际电路中输出0或者1或者中间态

假设两段代码：1、 a = b? c : d;
2、 if（b）
        a = c;
     else
        a = d;
这两种代码有什么区别?还是没区别?

    老有人问这个……
看这个帖子里我的回复
http://bbs.eetop.cn/thread-353339-1-2.html

非常感谢，小弟受教了~

追加一个问题吧，也是最近做题遇到的：always @(clk) begin
        a = 0;
   #5 a = 1;
end
的输出波形?若将@（clk）换成@（posedge clk）的输出波形?
画波形挺麻烦的，还是请大大能说一下这道题的考点在哪?万分感谢~

clk的周期是多少?
这个好像没什么特别的啊。

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如图，这是为什么啊?谢谢~

    不理解……
除非还有什么别的条件，不然我觉得应该不会是这样的。

这题也是看不懂啊，还有一个：#5  a=b和 a = #5 b的区别?这里涉及的transport delay和inertial delay的概念吗?

    #5 a=b】就是说程序延时5个单位后把b的值赋值给a。若a=#5 b就是说把延时五个单位后的值赋值给a也就等价去把b再零时刻的值赋给a。而之前的是把b延时五个单位的值赋值给a。

上面的图里面，时间单位设置错了。导致有些仿真过程被阻塞了。
always@(clk)  在仿真的时候近似于 always@(edge clk)

输出为X