IC验证交流
- · formality 出现了两个问题01-01
- · verdi仿真问题01-01
- · 第一次用SENTAURUS,结果找了DIODE这个例子,这个例子是不是不全呀01-01
- · VCS DUMP FSDB 求助01-01
- · 不同testcase的covergroup覆盖率可以累计吗?01-01
- · NCverilog定义宏01-01
- · questasim如何解决timeout问题?01-01
- · 新手学Tanner tools01-01
- · 那位大师指点一下关于SV仿真的问题!01-01
- · dc_shell可以启动,design_vision没反应,是什么原因?01-01
- · system verilog总线接口部分bus_if.TB bus里面的TB是什么意思?01-01
- · 关于SDF timing check与单元库timing check的问题01-01
- · formality中奇怪的undriven ports01-01
- · 门级仿真还需要load UPF文件吗?01-01
- · 求candence coverage analysis 工具IMC (Incisive Metrics Center )的相关资料01-01
- · vcs代码覆盖率问题01-01
- · systemverilog约束01-01
- · 吐槽 C 家的Incisive 文档01-01
- · 请问如何用vcs仿真之前编译过的文件01-01
- · 使用VCS编译仿真UVM实例遇到的问题~~~~01-01
- · VCS的dve图形用户界面中,如何调整字体大小?01-01
- · About ncsim code coverage01-01
- · ncsim中使用多维数组的问题01-01
- · 谁有cadence Encounter Test 9.1版本以上解锁的?我有酬劳01-01
- · uvm 随机方法 功能覆盖率01-01
栏目分类
最新文章