formality中奇怪的undriven ports

求解决：做formality的时候（ref是人为设计的verilog code；imp是对应的电路图出来的netlist），报出warning：有undriven ports；
已经尝试在setup variable中吧undriven的值设置成了1，之后报出的undriven ports都是顶层的input ports；
比较ref和imp之后，ports都是对应的；
求warning原因和解决方法，谢谢

有人 遇到过这种问题吗?

用图形界面debug一下呢?具体也不知道，帮小编顶下

仔细对报出的warning check 没有特殊情况就不用管了

最近也遇到了 这个问题，导致match failed，求解决办法啊，多谢多谢

一般的，设计中只要存在undriven（除inout IO、dft port），都需要在设计上修改，设计上不允许存在undriven。同时dc工具默认的是，只要存在undriven point，最后的网表都是会接0处理的。
解决方法：fm有一个系统变量verification_set_undriven_signals，如果你认为设计中存在的这些undriven points是你们期望的，那么该变量设置为synthesis即可；一般的是设置为默认值binary:x，这样设置就是为了确保一旦存在undriven point，fm的结果就会fail。