systemverilog怎么做语法检查？

自己发现了
debussy 加 -sv 参数就可以了

debussy 的哪个版本可以作systemverilog怎么做语法检查?

好像不行唉
error可以报出来，没有warning
继续求教

用 ModelSim 啊，编译一下就OK了

MENTOR 的HDL DESINGER不错

nlint不行吗 ?

新版本的debussy支持systemc和systemverilog。

simulation tool complier一下有错会show出来

debussy 加 -sv 参数不行的，打击可以试试看看。

fffsa

我用VCS编译一下，看结果就知道了。如果简单的SV语法，用其他的语法检查工具或许尚可，但是SV中经常使用CLASS，这样仅仅做语法检查没有什么意义。

用vcs啊

用编译器，例如vcs编译和运行一下就可以了。

ok,tks

学习下