那位大师指点一下关于SV仿真的问题！

最近学了SV验证，准备把之前一个DUT验证一下，用SV写了一个测试平台加到DUT上用Modelsim10.0跑时所有的verilog和SV文件都报错！原因是所以的文件锁包含的`includebusdef.v文件都出错（我把很多可配置的参数都定义在busdef.v中了），也就是包含不进来，busdef文件和SV，verilog文件都在一块！用verilog测试平台跑没有任何问题，那位高手能解释一下，感激不尽！加一点，在所以得SV中都用了条件编译来包含该文件了！

试试只在最顶层的模块里面用'include包含该文件，能否识别呢?也许要先编译这个配置参数的文件。modelsim里面可以执行这样的顺序的。

学习学习

是不是没有指定头文件的路径?

Kankan路径。用incdir户试试看

不要用`INCLUDE，把所有文件一起编译就可以了，也可考虑先编译define文件

试试把busdef.v的内容放在
`ifndef BUSDEF_SV
`define BUSDEF_SV
//busdef.v的内容
`endif