IC验证交流
- · 求解答:$dumpfile (xxx.vcd) 无法产生VCD文件01-01
- · 请教formality 读SVF文件的一个问题01-01
- · systemverilog如何将单精度浮点数转换为32bit的形式?01-01
- · Modelsim后仿遇到问题,求大神解疑,急急急!01-01
- · cadence中的IMC工具怎么合并多个覆盖率文件呢?01-01
- · 时钟沿采样数据问题(有时采样沿前数据有时采样沿后数据)01-01
- · verilog 报Warning端口连线少了,大神们帮帮忙啊!01-01
- · 求救,ncverilog报错:Segmentation fault。如何解决01-01
- · verilog里的time step是怎样的概念?01-01
- · 求助:solve...before的用法01-01
- · AMS + ncelab + port name invalid01-01
- · 数模混合仿真输出结果存在矩形情况01-01
- · 现在有数字网表testbench,用modelsim进行时序仿真,需要添加smic的标准单元库吗01-01
- · cadence自动生成rgm的工具叫什么01-01
- · VCD文件过大01-01
- · 求助:UVM的virtual sequence的问题01-01
- · 关于vcs调用synopsys_sim.setup的问题01-01
- · vmm中monitor端不受约束怎么办01-01
- · formality在验证时在Port上出现Aborted,从而导致Verification inconclusive01-01
- · UVM中ubus例子的一个问题01-01
- · 求教:数字系统验证和测试01-01
- · modelsim 10.1c + debussy 5.4 联调不成功01-01
- · ovm学习的一点小积累01-01
- · sentaurus tcad装好了但是不能输入字母01-01
- · 定义了一个apb_read task,为什么task返回 的值晚 一拍 ?01-01
栏目分类
最新文章