formality在验证时在Port上出现Aborted，从而导致Verification inconclusive

求助各位大牛：
如题，我在用formality对一个纯组合逻辑模块进行验证（RTL与综合后的Netlist进行对比）时，verify之后在Port上出现Aborted，从而导致Verification inconclusive：

为什么会在Port上面出现问题呢，它们的端口都是完全一样的。该如何解决这个问题呢?
先行谢过了

自己先顶一下

最简单的做法， 把设计的所有输出都改为寄存器输出。相当于在外面wrap下。然后比较

非常感谢您的意见与建议，这个模块只是我总体设计的其中一个底层模块，类似的模块还有很多，当设计规模稍微大一点之后就很容易出现这个问题。由于是底层的纯组合逻辑，所以，单独这个模块应该没办法加寄存器输出，如果引入时钟的话，整个设计的时序会非常复杂，有没有其他的方法呢?还有就是，如果加上reg，wrap下的话，设计还是有port输出的，不会出现同样的问题吗?
再次表示感谢

不会出现同样的问题啦。 你试试

发现了一种方法，尝试后发现出现了相同的错误，还有没有其他方法?

一般出现这问题是因为它的逻辑锥太大了