FPGA,CPLD和ASIC
- · 请教,为什么DC综合后的时序报告会有这么多的warning,应该怎么改脚本,谢谢11-27
- · 模拟、数字前端和后端寿命的问题11-27
- · dc 库 安装11-27
- · cadence ic6141 license11-27
- · PSS+Pnoise仿真求助(发错地方了,怎么关贴啊)11-27
- · 1602液晶屏驱动问题求助11-27
- · map 问题"due to having no input or output PAD connections .."11-27
- · DDR中的VDD与VDDQ的区别~11-27
- · 请教LFSR的接法11-27
- · DCM period时序约束,是否只对输入晶振频率约束就行了11-27
- · ISE 14.2里被查出恶意程序了11-27
- · 有没有谁的公司用服务器跑FPGA仿真,求教11-27
- · IC设计用EDA软件11-27
- · 安装Quartus II 9.0的SP2补丁出现的问题11-27
- · DC综合面积报告中的面积单位是什么11-27
- · VHDL FOR LOOP 应用问题11-27
- · 有关Asynchronous FIFO和Dual port SRAM11-27
- · 帮忙认IC几个器件,图中带字母的器件,我都不知道是什么啊?11-27
- · spartan-6 内部全局时钟布线资源到底有几个,能设计片内双时钟系统吗11-27
- · spartan-6 使用dcm, CLK_OUT2,CLK_OUT3。能任意配频率吗11-27
- · 问两个时序方面的概念11-27
- · 简单的LED实验失败....求助 啊啊啊11-27
- · 输入.延迟1拍11-27
- · 请教XILINX时序约束器的问题!11-27
- · axi control sig11-27
栏目分类
最新文章
