请教XILINX时序约束器的问题！

在约束源同步数据时，输入到FPGA的随路数据和时钟是边沿对齐的，我FPGA内部用了IODELAY将随路数据进行了一个多纳秒的延迟。那数据和时钟的OFFSET IN该写对齐的0.1还是用IODELAY后的一个多纳秒?
还有在约束数据时，数据和PLL产生的时钟同源，要约束该数据时找不到PLL产生的时钟，不能对他们的关系进行约束。请问如何约束PLL产生的时钟?
请各位高人帮忙解答一下，谢谢！

我也没找到PLL产生的时钟，后来用From to来定义Port到register/MEM/latch的延时解决了这个问题，效果和offset in/out差不多。
IOdelay是一个什么器件?算register还是combination logic?
我觉得可以试试看，然后在时序报告里查看一下效果。

IOdelay是用来给输入输出添加指定时间延迟的原语，V系列都有，用起来不是太方便，如果不手动指定在芯片里的位置有时候要被综合掉。但是调时序很有用，尤其是源同步数据，把随路时钟延时再采数据就很稳。