• · 关于modelsim版本的问题11-27
• · 功耗分析中vcd 文件转saif文件的问题求教！11-27
• · SDRAM是否必须刷新？11-27
• · 基于pipeline的Verilog四位超前进位加法器设计 求助11-27
• · cmos电路设计11-27
• · synplify综合问题11-27
• · 为什么有时QuartusII会把状态机的某些状态综合没了，而synplify就不会呢？11-27
• · SRIO没有接受数据11-27
• · sram时序操作11-27
• · xilinx spartan6 MCB读写DDR2的仿真问题11-27
• · Verilog中阻塞赋值和非阻塞赋值 求助11-27
• · 做模拟好还是数字好11-27
• · 请教edk的一些问题11-27
• · FPGA 图像处理 测试求助11-27
• · 问：这两种写法结果一样吗？11-27
• · 请教Cache和MMU的问题11-27
• · define_name_rules11-27
• · 跨时钟域如何使ISE不“管”异步区亚稳态，只分析各自的时钟局域时序11-27
• · 讨论下这两种写法的优劣11-27
• · eda软件下载11-27
• · SD卡发送CMD55和ACMD41命令11-27
• · 乘法降低频率11-27
• · DC的target_liberary！11-27
• · ise 使用DCM问题：Block dclk/DCM_SP is not a recognized logical block11-27
• · 怎样测量两个信号上升沿的时间差11-27