乘法降低频率
时间：10-02
整理：3721RD
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我在用乘法编写Verilog程序的时候，如果使用乘法的话，综合后的频率会大大降低，请问大家有什么好方法能够避免这个问题吗?
乘法用IPcore还是自己写的啊
用ip核能是频率提高吗?
必须的啊
适当增加pipeline，运行频率越高
非常感谢
对速度要求不高的话可以使用迭代，
要不，使用流水的方式，中间插入寄存器