VHDL FOR LOOP 应用问题

signal  IO    : std_logic_vector(7 downto 0);   
  ...........................................................................
         process(IO_en,IO_arr)               
           begin                                            
             IO <= IO_arr(0);    <--- 为什么要这行?             
             for i in 1 to ext_mux_in_num-1 loop            
               if IO_en(i)='1' then                  
                IO <= IO_arr(i);              
               end if;                                      
             end loop;                                      
           end process;  
请问我搞不懂 IO 值?

请问展开后是怎么样的结果?

对不对具体要看其他部分代码，目前这段代码这样写不算错，而且也清晰。

我想知道展开或是动作流程
Verilog "for"应用我知道,但是  vhdl 实在不 知道,......

直接把for循环展开来就行了,跟verilog一样。

VHDL 就是不会展,所以才上来问....
Verilog FOR 与 VHDL FOR 完全不一样