FPGA,CPLD和ASIC
- · always 进程中的优先级问题11-27
- · ise综合的一个问题Assignment under multiple single edges11-27
- · 一个关于XinlinxFPGA开发的问题11-27
- · DC中写Verilog文件不完整11-27
- · DC综合出现hold violation,是不是需要放在PR阶段来修正11-27
- · 学习synchronous dram规范11-27
- · 如何根据协议定义一个基带的spec?11-27
- · help. how to install LDV5.011-27
- · 有没有什么讲算法之类的好书?11-27
- · 求助:用EDK调用ISIM进行仿真遇到一个问题11-27
- · DC 综合时,不想调用Design Ware中的IP?11-27
- · xilinx用core generator生成的rom/ram可以在线修改其中的数值吗?11-27
- · ddr ip11-27
- · debussy联合NC-Verilog跑仿真的时候闪退11-27
- · 路径延迟问题11-27
- · xilinx fifo11-27
- · 新手求助,关于一个简单移位器代码11-27
- · ISE11.1综合warning11-27
- · 综合碰到的一个error11-27
- · Microblaze上串口传输问题11-27
- · 请问scan enable和scan clock在clock gating上不能正确连接应该如何处理?11-27
- · 有谁能提供一本ASIC后端入门的书11-27
- · modelsim 仿真FFT 核,出现vsim-3421 错误11-27
- · verilog如何对付负数?11-27
- · 新手,问一个关于synplify pro的FPGA库的问题11-27
栏目分类
最新文章
