DC中写Verilog文件不完整
时间:10-02
整理:3721RD
点击:
就是脚本跑完了,想写一个Verilog文件出来,但是某些底层module写不出来,这是什么原因并且我加了-hier的option,可就是写不完整!看rep也看不出什么问题啊!
求教!
求教!
先你确定的所有的底层module都在?
