微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > ise综合的一个问题Assignment under multiple single edges

ise综合的一个问题Assignment under multiple single edges

时间:10-02 整理:3721RD 点击:
always@(posedge clk  or posedge RESET)
if(!RESET) count<= count+1;
错误:Assignment under multiple single edges is not supported for synthesis
改成  always@(posedge clk  or posedge RESET)
      if(RESET) count<= count+1;      
就可以了
或改成 always@(posedge clk  or negedge RESET)
          if(!RESET) count<= count+1;
就可以了
这是什么原理?

既然是(posedge RESET) 那就必须使用高复位
既然是(negedge RESET) 那就必须使用低复位

首先我没有看见你这种写法的。其次,它的意思是你你会在不同沿的时候触发,时钟上升沿,复位下降沿。担心你用时钟的双沿。

画一下reset波形你就知道了

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top