FPGA,CPLD和ASIC
- · 异步FIFO中RAM的大小问题!11-27
- · FPGA设计最重要的是逻辑和时序。11-27
- · fpga中锁相环11-27
- · 赛灵思( Xilinx)有没有PECL IO?11-27
- · DDR3 仿真 ,初学者提问11-27
- · Virtex-709开发板的跳线开关的资料谁有?11-27
- · verilog求教11-27
- · 请教:存储器问题,是EEprom还是flash还是别的~~11-27
- · 大神求助,有关ISE建立IP核问题11-27
- · ise 中例化一个single_ram 仿真时多数据为零11-27
- · 不同版本的quartus2穿换着编辑,会不会导致问题11-27
- · XLINX fpga选型表,有价格参考的当然最好了11-27
- · Verilog的模块功率怎么求?大神们戳进来。11-27
- · FIFO级联问题(自己代码问题,几个模块搞混了)11-27
- · SignalTapII文件对已有工程是否有影响11-27
- · 请问模拟电路和数字电路比劣势在哪里呢?11-27
- · 一般的FPGA开发板正常工作的温度范围是多大?11-27
- · 大家有关于eeprom的资料吗?能不能给小弟提供一些做参考11-27
- · eeprom的一个cell,请指教11-27
- · QII_MODELSIM 常数定义11-27
- · 求助~~调整trimming电阻的方法11-27
- · DDR3的read-to-write延迟11-27
- · IC现在真的不行了嘛?以后工作经验的增加能不能弥补学历的不足?求助!11-27
- · 求助 PT里面如何获取点到点的arrival time?11-27
- · 关于BPSK、QPSK调制的载波问题?11-27
栏目分类
最新文章
