fpga中锁相环

同问。
不过我个人认为，计数器分频无法导致计数器输出直接连接到bufg上。所以无法全局使用。
而pll的输出是可以的。

   PLL 比计数器更加稳定  相位噪声更好

   计数器输出也是可以上bufg 的

受益匪浅

个人观点，pll对温度敏感一些，DCM可靠性适应性稍差一些，看使用环境吧。

DCM可以倍频，可以通过输出反馈实现输入输出相位对齐，偏移等。

你觉得是用PLL输出的时钟稳定，还是用寄存器打拍出来的时钟稳定? 人家既然叫PLL，那么从时钟信号输出的jitter和skew上都有保证，而寄存器连续输出1、0、1、0能保证这些吗，万一那个做“反向门”的LUT离这个寄存器很远呢? 延迟岂不是很大? 布线工具可不是一定要把寄存器和LUT安排在同一个编程块内哦。
再者，PLL在FPGA内是靠近全局时钟线的，任意一个编程块内的DFF能靠近全局时钟线吗?  别忘了，走上全局时钟线或者区域时钟线，才能算是稳定的时钟信号，PLL如果不走时钟线，即使输出信号稳定，到达个单元后也不一定好用。
还有，PLL内的分频电路，是实实在在的电路，不是用其它LUT或者DFF来模拟的，而且离PLL的其它模块单元非常近，信号输出肯定比FPGA内的LUT或者DFF好得多。