FPGA设计最重要的是逻辑和时序。

本人在设计FPGA工程是，越来越感觉到，FPGA设计包含两个重要的环节。逻辑设计和时序分析。所谓逻辑设计，就是保证设计的功能是正确的。例如保证计数器是正确的，保证信号是在预想的时间点出现，预想的时间点消失，等等。
所谓时序分析，就是看综合后的时序是否是失败路径，是否所有的建立时间和保持时间都是正确的。
不知道本人的观点是否正确?

这是基本要求啊！如果你的设计连逻辑或时序不满足，那肯定是不能用的。而且你说的时序分析，我理解的是在开发板上验证的时候能够通过。综合通过不一定代表设计就通过啊

FPGA设计就是要保证这两样

   对对对，必须经过板级验证才能保证正确性

时序问题，能避免就尽量避免，毕竟FPGA是应用开发，如果把心思都还在路径分析上，那还有什么时间去完善功能逻辑设计呢。
其实好的代码规范，可以免去很多未知的时序错误，让工程师把心思放在应用功能上。