• · 如何理解存储器的突发（Burst mode ）读写模式11-27
• · 如何让下面反相器链不被synplify综合掉？11-27
• · 双口存储器访问竞争11-27
• · 试写LCD提问11-27
• · nios在modelsim下的仿真，过不去了11-27
• · synplify_pro11-27
• · 单单写了一个PLL_SP，综合是可以的，但是map时候报错了11-27
• · elf生成bit11-27
• · I2C从机assign11-27
• · 关于同步复位和异步复位亚稳态概率11-27
• · 如何去学习FPGA11-27
• · synplify2013没有产生.vqm文件 wn7 64系统11-27
• · 寻IC设计人员11-27
• · 流水线技术为何能提高系统频率？11-27
• · FPGA PLL锁定谐波？11-27
• · 电子系统级设计（ESL）：现实还是涂有外表之物11-27
• · 简单信号发生求大神帮忙11-27
• · 将标准时钟CLK1分频后得到CLK2，怎么让CLK2与CLK1对齐？11-27
• · 求教一个关于pcie 2.0的问题11-27
• · 求教：Xilinx FPGA 使用AXI4总线实现DDR3控制的问题11-27
• · formality读入library后，会产生后缀是#PWR的单元11-27
• · verdi200901安装问题？11-27
• · 怎么看懂wire load model11-27
• · 用两个不同的时钟控制同一个寄存器的问题（我写在纸上了），再发一次11-27
• · 关于DC的时序报告有重复的关键路径11-27