FPGA PLL锁定谐波？

问题是这样，芯片是Stratix II，输入是300块的那种TCXO，具体参数不太清楚，频率是10M，但是使用PLL倍频至62M的时候发现输出的时钟是124M的，如果换用2000块的10M的TCXO，相同程序就能正常工作。这样来看，是不是使用便宜的晶振时PLL锁定到了二次谐波上?这会不会是电路硬件中PLL供电这块没有处理好的缘故?大伙对FPGA的PLL电源和布线这块有什么经验能分享一下吗

FPGA中PLL本身出问题的可能性比较小。我猜一定是你打开的方式不对

土豪你好，

看看来