• · 数字前端FPGA验证11-27
• · PTPX问题请教11-27
• · DDR2控制器仿真中phy_init_done信号的生成11-27
• · questasim 代码覆盖率问题求助11-27
• · VCS如何操作可以生成关于覆盖率的报告11-27
• · ise 出错11-27
• · 有关于verilog中#延时符号的问题xlinx开发板的型号问题11-27
• · vcs图形界面无法启动11-27
• · 使用原理图建立工程遇到“黑箱子”问题11-27
• · modelsim 仿真问题 一直loading11-27
• · 关于sdram burst的问题11-27
• · 有关于verilog中两次赋值的问题11-27
• · 关于verilog编程中乘法器和加法器位数不断增多的问题11-27
• · 关于点对点用以太网的求救，求大神指点11-27
• · FPGA的门控时钟如何时序约束11-27
• · xilinx的MIG建立多端口访问内存11-27
• · pcie pcs接口设计的注意哪些方面11-27
• · Matlab如何与FPGA通过PCI express 互传数据11-27
• · Alter FPAG中scalerII核使用11-27
• · xilinx的SPI焼写，开关电源重启后SPI被擦除11-27
• · altera的cyclone iv芯片编译时gxb模块无故pin冲突11-27
• · 关于DDR3问一个低端的问题11-27
• · 好用的电路图输入工具11-27
• · scaler核无法进行前仿11-27
• · 一个笔试题目 关于PLL锁定信号检测的设计，没有思路，大家讨论一下11-27