有关于verilog中两次赋值的问题

always @(posedge RxClk or negedge Rx_Rst)

    if(~Rx_Rst)

        begin

            ACK_syn1 <= 1'b0;

            ACK_syn2 <= 1'b0;

        end

    else

        begin

            ACK_syn2 <= ACK_syn1;

            ACK_syn1 <= ACK;

就是上面这一点小程序，我想问为什么要再赋值给ACK_syn2?赋值给ACK_syn1就已经可以实现同步时钟域和消除抖动的作用了啊?为什么还要赋值一次?求求求

一位同步器，两级触发器级联，有啥问题?

异步处里。

   可是为什么要用两级触发器级联呢?这样是不是导致信号修改成同步之后还延迟了一个时钟周期?

期待中.....................

   然而实际上一个D触发器并不能保证其可以消除亚稳态，其实是两个D触发器级联之后才大幅降低了亚稳态产生的概率，才可以认为这是个已经同步的信号。

    第一级产生的亚稳态，其回复时间小于clk-setup，才消除亚稳态，只有一级是没法的