关于verilog编程中乘法器和加法器位数不断增多的问题

一直有一个疑问，如果用verilog实现一些DSP系统的话，为了保持一定的精度，内部乘法器和加法器的位宽随着不断的运算一定会越来越多，这样就会限制整个设计的critical path delay, 有什么办法解决这个瓶颈吗?

希望有前辈可以来分享一下经验

    ROUND and SATURATION，保持精度去掉冗余位数，判断饱和

如果只是critical path过长而导致频率上不去，是不是可以考虑用pipeline技术优化时序呢?

    是不是也可以理解成dynamic range analysis呢，比如固定留10位给小数，整数部分的位数根据分析的最大值或最小值确定，这样保证没有一个bit会浪费掉。如果可能的话，能不能推荐一些有关的资料学习一下呢，多谢！

   加pipeline我也知道，主要还是想搞明白位数累积的问题

    是这个意思

    资料我没有，你说的已经接近答案了，比如，无符号数1位整数10位小数的两个数相乘，结果22位，2位整数20位小数，这时候小数部分10位就多余了，四舍五入成10位小数，但是这样，会有进位加1，要不要整数位扩展一位?有符号数如何做?饱和之后取什么值?都是很简单的问题，思考下，动手写写仿真就